【ITBEAR科技資訊】7月17日消息，楷登電子(美國 Cadence 公司)今日發布了全新的解決方案——Cadence? Joules? RTL Design Studio。該解決方案旨在加速寄存器傳輸級(RTL)設計和實現流程，并提供實用的洞察。據ITBEAR科技資訊了解，這款新工具將為前端設計人員提供統一的界面，集成數字設計分析和調試功能，并在進入實現階段之前全面優化RTL設計。通過Cadence領先的AI產品系列，用戶可以利用生成式AI進行RTL設計探索和大數據分析。Joules RTL Design Studio的推出將大大提升用戶在物理估計方面的準確性，最多可將RTL生產力提高5倍，并實現高達25%的結果質量改善。
Cadence Joules RTL Design Studio是Cadence現有Joules RTL Power Solution解決方案的擴展。它通過增加對功率、性能、面積和擁塞(PPAC)的可見性，涵蓋了物理設計的各個方面。此外，該工具還提供一系列功能和優勢，有助于提升生產力。其中包括獨特的智能RTL調試輔助系統，能夠提供早期PPAC指標，并在整個設計周期內提供實用的調試信息，從而幫助工程師進行假設分析和探索潛在解決方案，以提升設計性能。此外，Joules RTL Design Studio與Innovus Implementation System、Genus Synthesis Solution和Joules RTL Power Solution共享同一強大的引擎，用戶可以通過統一的GUI訪問所有分析和設計探索功能，以優化結果質量。
該解決方案還集成了強大的AI技術，與生成式AI解決方案Cadence Cerebrus Intelligent Chip Explorer相結合，用于探索不同的設計空間場景，例如布線圖優化、頻率和電壓權衡。此外，Cadence Joint Enterprise Data and AI(JedAI)平臺可用于趨勢和洞察分析，針對不同的RTL版本或前幾代項目進行分析。同時，工程師可以逐步運行lint檢查器，以提前排除數據和設置問題，減少錯誤并縮短設計完成時間。另外，統一界面為RTL設計人員提供了友好高效的使用體驗，可反饋物理實現情況，定位并分類違例問題，分析瓶頸所在，并進行RTL、原理圖和layout的交互查詢。
Cadence高級副總裁兼數字與簽核事業部總經理Chin-Chi Teng博士表示：“現在，RTL設計人員可以快速獲取PPAC調試所需的所有物理信息。以往，他們只能等到實現階段才能獲得這些信息，而這個過程短則幾天，長則數周。Joules RTL Design Studio讓設計人員可以盡早發現并及時解決各種挑戰，最終加快產品上市。我們的此番努力再次兌現了我們的初始目標：將RTL收斂速度提升5倍，并實現25%的結果質量改善。”
Joules RTL Design Studio作為Cadence數字全流程解決方案的一部分，將幫助客戶加快設計收斂。該工具與更廣泛的流程支持公司的智能系統設計(Intelligent System Design?)戰略，旨在實現系統級芯片(SoC)卓越設計。
