【ITBEAR科技資訊】6月9日消息，楷登電子(Cadence)日前宣布在臺積電3納米(N3E)工藝技術基礎上成功流片其最新的Cadence 16G UCIe 2.5D先進封裝IP。這款IP采用了臺積電的3DFabric CoWoS-S硅中介層技術，能夠提供超高的帶寬密度、高效的低功耗性能以及卓越的低延遲，非常適合需要極高算力的應用場景。
Cadence的UCIe IP為裸片到裸片通信提供了開放標準，隨著人工智能/機器學習(AI/ML)、移動、汽車、存儲和網絡應用推動從單片集成向系統級封裝(SiP)Chiplet的轉變，裸片到裸片通信變得越來越重要。目前，Cadence正在與許多客戶合作，其中包括使用N3E工藝的UCIe先進封裝IP的測試芯片已經開始發貨并可供使用。這個預先驗證的解決方案可以實現快速集成，為客戶節省時間和精力。
Cadence的UCIe PHY和控制器的異構集成簡化了Chiplet解決方案，并具有裸片可重復使用性。完整的解決方案包括UCIe先進封裝PHY、UCIe標準封裝PHY和UCIe控制器等。UCIe先進封裝PHY專為支持5Tbps/mm以上Die邊緣帶寬密度而設計，能夠在顯著提高能效的同時實現更高的吞吐量性能，并可以靈活集成到多種類型的2.5D先進封裝中。UCIe標準封裝PHY則可以幫助客戶降低成本，同時保持高帶寬和高能效。而UCIe控制器則是一種軟IP核，可以在多個技術節點進行綜合，并支持多種選項，如流、PCI Express(PCIe)和CXL協議。
據ITBEAR科技資訊了解，UCIe聯盟主席Debendra Das Sharma博士表示：“UCIe聯盟支持各公司設計用于標準和先進封裝的Chiplet。我們非常高興地祝賀Cadence在實現先進封裝測試芯片的流片里程碑上取得的成就，該芯片使用基于UCIe 1.0規范的die-to-die互連。成員公司在IP(擴展)和VIP(測試)方面的進展是該生態系統中的重要組成部分。再加上UCIe工作組的成果，業界將繼續看到基于開放行業標準的新Chiplet設計進入市場，促進互操作性、兼容性和創新。”
Cadence一直是Chiplet系統解決方案產品領域的先驅，并將繼續推動先進節點和封裝架構中各種多Chiplet應用的性能和能效極限。Cadence的全球副總裁兼IP事業部總經理Sanjive Agarwala表示：“我們認為，協調整個行業的互連標準十分重要，而UCIe IP可作為橋梁，為大型系統級芯片提供開放式Chiplet解決方案，達到或超過制造的最大光罩極限?；谂_積電N3E工藝的UCIe先進封裝流片是為客戶提供開放式Chiplet連接標準的關鍵里程碑和承諾?！?/p>
Cadence 16G UCIe 2.5D先進封裝IP支持Cadence的智能系統設計(Intelligent System Design?)戰略，該戰略旨在實現SoC的卓越設計。
