11 月 5 日消息，在 PCI SIG 發(fā)布 PCIe 6.0 規(guī)范最終草案幾周后，Cadence 推出了業(yè)界首批經(jīng)過驗(yàn)證的 IP 封裝之一，使芯片開發(fā)人員能夠在他們的設(shè)計(jì)中實(shí)現(xiàn) PCIe 6.0 支持并對(duì)其進(jìn)行測(cè)試。
該 IP 現(xiàn)已上市，早期使用者能夠在 2022 年至 2023 年的芯片中添加對(duì) PCIe 6.0 的支持。
“早期采用者已經(jīng)開始探索新的 PCIe 6.0 規(guī)范，我們期待看到他們通過臺(tái)積電和 Cadence 技術(shù)取得積極成果，”Cadence 公司副總裁兼 IP 集團(tuán)總經(jīng)理 Sanjive Agarwala 在一份聲明中表示。
Cadence 的 PCIe 6.0 IP 包含一個(gè)控制器和一個(gè)基于 DSP 的 PHY(物理接口)。該控制器采用多數(shù)據(jù)包處理架構(gòu)，在 x16 配置中支持高達(dá) 1024 位寬的數(shù)據(jù)路徑，并支持 PCIe 6.0 的所有關(guān)鍵特性，例如高達(dá) 64 GT/s 的數(shù)據(jù)傳輸速率(雙向)、四級(jí)脈沖幅度調(diào)制 (PAM4) 信號(hào)、低延遲前向糾錯(cuò) (FEC)、FLIT 模式和 L0p 功率狀態(tài)。
該 IP 專為聯(lián)發(fā)科的 N5 節(jié)點(diǎn)設(shè)計(jì)，可供各種 AI/ML/HPC 加速器、圖形處理器、SSD 控制器和其他需要支持 PCIe 6.0 的高帶寬 ASIC 的開發(fā)人員使用。
除了 IP 封裝外，Cadence 還提供了使用 N5 實(shí)現(xiàn)的 PCIe 6.0 測(cè)試芯片，旨在測(cè)試所有數(shù)據(jù)速率下 PCIe 6.0 實(shí)現(xiàn)的信號(hào)完整性和性能。
該芯片包含一個(gè) PAM4/NRZ 雙模發(fā)射器，可保證提供最佳信號(hào)完整性、對(duì)稱性和線性度以及低抖動(dòng)，以及一個(gè)可以承受 64GT/s 時(shí)超過 35dB 的信號(hào)損傷和通道損耗的接收器，以提供復(fù)雜的數(shù)據(jù)恢復(fù)功能。
