英特爾可能會(huì)將目光重新投向晶體管的設(shè)計(jì)上，以便在2nm或以下等級(jí)的半導(dǎo)體工藝上使用。近期，一項(xiàng)新的專利似乎指明了英特爾前進(jìn)的方向，即“堆疊叉片式晶體管（stacked forksheet transistors）”技術(shù)，以保持摩爾定律前進(jìn)的動(dòng)力。專利并沒(méi)有提供太多的細(xì)節(jié)，而且英特爾也沒(méi)有提供PPA的改進(jìn)數(shù)據(jù)作為參考。
英特爾表示，新的晶體管設(shè)計(jì)最終可以實(shí)現(xiàn)3D和垂直堆疊的CMOS架構(gòu)，與目前最先進(jìn)的三柵極晶體管相比，該架構(gòu)允許增加晶體管的數(shù)量。在專利里，英特爾描述了納米帶晶體管和鍺薄膜的使用，后者將充當(dāng)電介質(zhì)隔離墻，在每個(gè)垂直堆疊的晶體管層中重復(fù)，最終取決于有多少個(gè)晶體管被相互堆疊在一起。
英特爾早在2019年就在IEDM活動(dòng)上展示了3D邏輯集成方面的研究，當(dāng)時(shí)稱為堆疊納米片晶體管技術(shù)。至于相關(guān)技術(shù)如何提高晶體管密度、性能和能效的具體數(shù)據(jù)，英特爾至今都沒(méi)有公開(kāi)。
位于比利時(shí)的研究小組Imec在2019年曾宣布，開(kāi)發(fā)出第一個(gè)相關(guān)技術(shù)的標(biāo)準(zhǔn)單元模擬結(jié)果，顯示當(dāng)應(yīng)用于2nm制程節(jié)點(diǎn)的時(shí)候，會(huì)比傳統(tǒng)方法顯著提供晶體管密度。其寄望于恒定速度下10%的速度提升或24%的能效提升，同時(shí)會(huì)有20%的單元面積減少。此外，靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）占用的空間將顯著減少30%。
事實(shí)上，英特爾與Imec在納米電子學(xué)領(lǐng)域有著密切而長(zhǎng)久的聯(lián)系，后者的研究成果也是英特爾新專利的基礎(chǔ)。
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