近期，全球領(lǐng)先的半導(dǎo)體制造商臺積電（TSMC）在其歐洲開放創(chuàng)新平臺（OIP）論壇上，透露了一項(xiàng)令人矚目的技術(shù)進(jìn)展——超大版本的CoWoS封裝技術(shù)即將完成認(rèn)證。這一創(chuàng)新技術(shù)以其前所未有的中介層集成能力和高性能內(nèi)存堆棧配置，吸引了業(yè)界的廣泛關(guān)注。
據(jù)悉，這項(xiàng)技術(shù)的核心亮點(diǎn)在于能夠支持多達(dá)9個光罩尺寸的中介層集成，并搭載12個高性能的HBM4內(nèi)存堆棧。然而，這一技術(shù)突破的背后，隱藏著巨大的挑戰(zhàn)。即便是5.5個光罩尺寸的配置，所需的基板面積也已超過100 x 100毫米，逼近了OAM 2.0標(biāo)準(zhǔn)尺寸的上限。若要實(shí)現(xiàn)9個光罩尺寸的極致集成，基板尺寸更是需要突破120 x 120毫米的大關(guān)，這無疑是對現(xiàn)有技術(shù)框架的極限挑戰(zhàn)。
這一基板尺寸的變革，不僅深刻影響了系統(tǒng)設(shè)計的整體布局，也對數(shù)據(jù)中心的配套支持系統(tǒng)提出了更高的要求。特別是在電源管理和散熱效率方面，需要更加精細(xì)的考量與優(yōu)化，以確保系統(tǒng)的穩(wěn)定運(yùn)行和高效性能。
臺積電方面表示，他們希望采用這一先進(jìn)封裝方法的公司，能夠進(jìn)一步利用其系統(tǒng)集成芯片（SoIC）技術(shù)，垂直堆疊邏輯芯片，從而大幅提升晶體管數(shù)量和整體性能。這一提議無疑為未來的芯片設(shè)計提供了新的思路和方向。
更引人注目的是，借助這一超大版本的CoWoS封裝技術(shù)，臺積電預(yù)計其客戶將能夠?qū)崿F(xiàn)1.6nm芯片與2nm芯片的垂直堆疊。這一技術(shù)突破，不僅將推動芯片制造技術(shù)的進(jìn)一步發(fā)展，也將為未來的高性能計算、人工智能等領(lǐng)域提供更加強(qiáng)大的硬件支持。
臺積電還強(qiáng)調(diào)了其在先進(jìn)封裝技術(shù)領(lǐng)域的持續(xù)投入和創(chuàng)新。他們表示，將繼續(xù)致力于推動芯片封裝技術(shù)的邊界，以滿足未來市場對高性能、低功耗芯片的不斷需求。
隨著這一技術(shù)的逐步成熟和商業(yè)化應(yīng)用，我們有理由相信，未來的芯片設(shè)計將更加復(fù)雜、高效，為各行各業(yè)的發(fā)展注入新的活力。
同時，這一技術(shù)突破也將對全球半導(dǎo)體產(chǎn)業(yè)產(chǎn)生深遠(yuǎn)的影響，推動產(chǎn)業(yè)鏈上下游企業(yè)的協(xié)同創(chuàng)新和技術(shù)進(jìn)步。
