臺積電將于2025年下半年開始使用其N2（2nm級）制造工藝大規(guī)模生產(chǎn)半導(dǎo)體，目前該公司正在盡最大努力完善該技術(shù)，降低可變性和缺陷密度，從而提高良率。正如臺積電的一名員工最近所說，該團隊已成功將測試芯片的良率提高6%，為公司客戶“節(jié)省數(shù)十億美元”。
這位自稱Dr. Kim的臺積電員工并未透露該代工廠是否提高SRAM測試芯片或邏輯測試芯片的良率。考慮到臺積電將于明年1月開始提供2nm技術(shù)的多項目晶圓服務(wù)，因此臺積電不太可能提高最終將以2nm制造的實際芯片原型的良率。
提高SRAM和邏輯測試芯片的良率確實非常重要，因為最終，它可以為客戶節(jié)省大量成本，客戶支付晶圓費用，從而受益于更高的良率。
臺積電的N2將是該公司首個使用全柵（GAA）納米片晶體管的制造工藝，該工藝有望大幅降低功耗、提高性能和晶體管密度。特別是，臺積電的GAA納米片晶體管不僅比3nm FinFET晶體管小，而且通過提供改進的靜電控制和減少泄漏，在不影響性能的情況下實現(xiàn)更小的高密度SRAM位單元。它們的設(shè)計增強了閾值電壓調(diào)節(jié)，確保可靠的操作，并允許進一步小型化邏輯晶體管和SRAM單元。然而，臺積電必須學(xué)習(xí)如何以可觀的良率生產(chǎn)全新的晶體管。
據(jù)預(yù)測，使用N2制造的芯片在相同晶體管數(shù)量和頻率下比在N3E節(jié)點上制造的芯片功耗降低25%~30%，在相同晶體管數(shù)量和功率下性能提升10%~15%，在保持與N3E上制造的半導(dǎo)體相同速度和功率的情況下晶體管密度提高15%。
臺積電預(yù)計將在2025年下半年某個時候（很可能在2025年底）開始在其N2工藝上量產(chǎn)芯片。為此，臺積電將有充足的時間來提高產(chǎn)量并降低缺陷密度。
【來源：集微網(wǎng)】
